- 課程代碼
- 11010EE521600
- 課程名稱
- 時序電路設計及應用Timing Circuit Designs and Their Applications
- 學分
- 3
- 學期
- 1101
- 單位
- 電機系 (EE)
- 班級
- 碩士班
- 修課人數
- 45 人
- 老師
- 助教
-
蘇永全電機系 (EE)
曾品傑電機系 (EE)
許志嘉電機系 (EE) - 備註
- 如因疫情必須進行線上課程請點擊以下 Google Meet 會議鏈結
https://meet.google.com/xca-vemd-frj(每星期三 2:20-4:20pm, 每星期五 1:20-2:10pm) - 課程簡介
- 晶片內部的執行有一定的時序，就像人的脈搏一樣。因此，每一個晶片內部都常有時序相關的控制電路，譬如鎖向迴路 (Phase-Locked Loop)、鎖延遲迴路 (Delay-Locked Loop)、時間量化器 (Time-to-Digital Converter)、數位轉時間之轉換器 (Digital-to-Time Converter)等，這些電路在晶片設計、設計自動化與測試等領域都有廣泛的應用 (如全晶片高速時脈之產生與控制，異質整合晶片時脈訊號同步、電路速度測試與分級、連接線速度量測與監控、晶片線上健康狀況監控等)。過去十幾年，有許多全數位化的時序相關電路之設計理念的發展，因此希望透過此門課程，提供有志於電路設計領域發展的同學相關的紮實的訓練並建立相關的研發能力。
- 課程大綱
(Part I: Fundamentals)
- Introduction
- Review of Cell-Based Design Flow
- Delay-Locked Loop
- Phase-Locked Loop
- Time-to-Digital Converter
- Digital-to-Time Converter
(Part II: Applications)
- Performance Monitoring for DLL and PLL
- Duty-Cycle Monitoring and Correction (DCC)
- Fault Tolerant Delay-Locked Loop
- Built-In Speed Grading
- Timing Tracking for SRAM
- Delay Testing of Die-to-Die Interconnects in 3D ICs
- Built-In Self-Repair for Interconnects in 3D ICs
- Delay Monitoring of Die-to-Die Interconnects in 3D ICs
- 教科書
- 以研討會論文或期刊論文之內容研討為主。
- 成績說明
- 出席課程狀況 5%，實作型作業 30%，期中考30%，期末考35%。
- QR Code
- 放大
基本資訊
課程說明